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HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計

深山正幸 [ほか] 著. -- 共立出版, 1999. <BB21083442>
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HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計

深山正幸 [ほか] 著. -- 共立出版, 1999. <BB21083442>
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No. 巻号 配置場所 請求記号 資料ID コメント 状態 禁帯出区分 予約 Web書棚
0001 瀬田.本館2F開架 549.7/ミマエ 39900085693 一般 0件
巻号
所蔵館 瀬田
配置場所 瀬田.本館2F開架
請求記号 549.7/ミマエ
資料ID 39900085693
コメント
状態
禁帯出区分 一般
返却予定日
予約 0件
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書誌詳細

標題および責任表示 HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ
出版・頒布事項 東京 : 共立出版 , 1999.6
形態事項 vii, 201p ; 24cm
巻号情報
ISBN 4320029348
注記 参考図書: p[197]-198
注記 その他の著者: 北川章夫, 秋田純一, 鈴木正國
NCID BA42033178
本文言語コード 日本語
著者標目リンク 深山, 正幸(1966-)||ミヤマ, マサユキ <AU00241349>
著者標目リンク 北川, 章夫(1961-)||キタガワ, アキオ <AU00241350>
著者標目リンク 秋田, 純一(1970-)||アキタ, ジュンイチ <AU00241351>
著者標目リンク 鈴木, 正國(1939-)||スズキ, マサクニ <AU00241352>
分類標目 電子工学 NDC8:549.7
分類標目 電子工学 NDC9:549.7
分類標目 科学技術 NDLC:ND386
件名標目等 集積回路||シュウセキカイロ
件名標目等 集積回路||シュウセキカイロ
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